HBM 분야의 GDDR Killer? 그리 정확하진 않습니다.
메모리 산업 표준 사양을 정의하는 기관인 JEDEC은 기존 유기 기판과의 호환성을 활용하여 '좁은' 512비트 인터페이스로 HBM4급 전체 대역폭을 구현하도록 설계된 새로운 메모리 표준인 SPHBM4를 거의 확정하는 단계에 있습니다. 이 기술이 시장에 성공적으로 안착한다면 HBM이 겨냥할 수 있는 여러 시장의 격차를 해소할 수 있겠지만, 아래에서 설명하겠지만 GDDR 메모리의 대체재가 되기는 어려워 보입니다.
고대역폭 메모리(HBM)의 1024비트 또는 2048비트 인터페이스는 독보적인 성능과 에너지 효율을 제공하지만, 이러한 인터페이스는 고급 프로세서 내부에 귀중한 실리콘 면적을 과도하게 차지합니다. 이로 인해 칩당 HBM 스택 개수가 제한되어 AI 가속기가 지원하는 메모리 용량에 영향을 미치며, 개별 가속기의 성능은 물론 이를 활용하는 대규모 클러스터의 역량에도 제약이 됩니다.
'표준' 패키지 기반의 HBM
표준 패키지 고대역폭 메모리(SPHBM4)는 HBM4 메모리 인터페이스 폭을 2048비트에서 512비트로 축소하고 4:1 직렬화(serialization)를 적용하여 동일한 대역폭을 유지함으로써 이러한 문제를 해결합니다. JEDEC은 '4:1 직렬화'가 HBM4의 8 GT/s 데이터 전송 속도를 4배 높이는 것인지, 아니면 더 높은 클록 주파수를 가진 새로운 인코딩 방식을 도입하는 것인지를 명확히 규정하고 있지는 않습니다. 하지만 목표는 명확합니다. 512비트 인터페이스를 유지하면서 HBM4의 집합적(aggregate) 대역폭을 보존하는 것입니다.
한편, 새로운 'HUDIMM' 테스트에서는 단일 서브채널 DDR5를 사용할 경우 메모리 처리량(throughput)이 약 50% 감소하는 것을 보여주었습니다.
SPHBM4 패키지 내부에는 업계 표준 기저 다이(base die)가 사용될 것입니다. (이 기저 다이는 로직 제작 공정을 사용하는 파운드리에서 제작될 가능성이 높기 때문에, '넓은' DRAM IC를 '좁은' 기저 다이에 라우팅할 경우 밀도 측면에서 어려움이 따를 수 있으며, DRAM의 느린 배선과 기저 다이 자체의 빠른 배선 간의 클록킹 문제도 발생할 수 있습니다.) 또한, 표준 HBM4 DRAM 다이를 사용하므로 컨트롤러 개발이 단순화되고(최소한 논리적인 레벨에서), 용량당 스택이 HBM4 및 HBM4E와 동등하게, HBM4E 스택당 최대 64GB까지 유지됨이 보장됩니다.
이론적으로는 SPHBM4의 메모리 용량이 HBM4 대비 4배 증가하는 것을 의미하지만, 현실적으로는 AI 칩 개발자들이 메모리 용량과 더 높은 컴퓨팅 성능 및 칩에 탑재 가능한 범용성 간의 균형을 맞추는 데 중점을 둘 가능성이 높습니다. 이는 새로운 공정 기술이 적용될수록 실리콘 면적의 비용이 증가하기 때문입니다.
GDDR7의 대체재가 될 수 있을까?
관심 있는 독자라면 왜 SPHBM4 메모리를 게이밍 GPU 및 그래픽 카드에 사용하지 않는지 질문할 수 있습니다. SPHBM4는 GDDR7 또는 PAM4 인코딩이 적용된 잠재적인 GDDR7X 대비 비교적 낮은 비용 증가로 더 높은 대역폭을 구현할 수 있기 때문입니다.
SPHBM4는 HBM4급 대역폭을 제공하도록 근본적으로 설계되었으며, 전력이나 비용 같은 다른 고려 사항보다 성능과 용량에 우선순위를 두었습니다.
SPHBM4가 HBM4나 HBM4E보다 저렴하더라도, 여전히 상업용 DRAM IC보다 물리적으로 더 크고 따라서 더 비싼 적층된 HBM DRAM 다이, 인터페이스 기저 다이, TSV 공정, Known-Good-Die 흐름, 그리고 첨단 인패키지 조립 공정을 필요로 합니다. 이러한 과정들이 비용을 지배하며, 막대한 소비자 및 게이밍 출하량을 바탕으로 간단한 패키지 구조와 성숙한 PCB 조립 공정의 이점을 누리는 상업용 GDDR7과 비교했을 때 수율 측면에서 확장성이 떨어집니다.
그렇다고 해서 수많은 GDDR7 칩을 단일 첨단 SPHBM4로 대체한다고 해서 비용이 절감된다고 단정할 수 없습니다. 오히려 비용이 증가할 가능성이 있습니다.
핵심은 구현 디테일(Implementation Details)에 있습니다.
512비트 메모리 버스가 여전히 복잡한 인터페이스임에도 불구하고, JEDEC에 따르면 SPHBM4는 기존 유기 기판 위에서 2.5D 통합을 가능하게 하며 고가(高價)의 인터포저가 필요 없어 통합 비용을 크게 낮추고 설계 유연성을 확장할 잠재력을 지닙니다. 또한, 업계 표준 512비트 인터페이스를 갖춘 SPHBM4는 UCIe 또는 독점 인터페이스에 의존하는 C-HBM4E 솔루션보다 더 낮은 비용(표준화가 가능하게 하는 대량생산 효과 덕분)을 제공할 수 있습니다.
실리콘 기반 솔루션과 비교했을 때, 유기 기판 라우팅은 SoC와 메모리 스택 사이에 더 긴 전기 채널 길이를 구현할 수 있어 대형 패키지의 레이아웃 제약 조건을 완화하고 현재 가능했던 것보다 더 많은 메모리 용량을 패키지 근처에 수용할 수 있도록 합니다. 물론, 기존 기판을 사용하여 3084비트 메모리 인터페이스(데이터 및 전원 와이어와 함께)를 라우팅하는 것은 여전히 어려운 과제이지만, 향후 발전 상황을 지켜봐야 할 것입니다.
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