일단 목업 버전입니다.
이번 주 TSMC 유럽 OIP 포럼에서 Alchip과 Ayar Labs가 차세대 AI 가속기를 위한 광 연결성을 구현하는, TSMC의 COUPE 플랫폼 기반 완전 통합형 인패키지 광 I/O 엔진을 시연했습니다. 이 솔루션은 Ayar의 실리콘 포토닉스 TeraPHY IC, Alchip의 전기 인터페이스 다이, 그리고 분리 가능한 광섬유 커넥터가 결합된 형태입니다. 이를 통해 가속기당 최대 100Tb/s의 대역폭을 제공하며, 업계 표준 UCIe 인터페이스를 이용해 다른 칩과 연결할 수 있습니다. 이 솔루션은 광 연결성이 필요하지만, 자체적으로 광 하위 시스템을 처음부터 구축하기 어려운 하드웨어 개발자를 주 타깃으로 합니다.
TSMC가 2024년 Compact Universal Photonic Engine (COUPE) 프레임워크를 처음 선보였을 때, 회사는 주로 AMD나 Nvidia와 같이 자체 전자 집적 회로(EIC)와 광 집적 회로(PIC)를 구축할 여력이 있는 대형 칩 개발사들을 겨냥했습니다.
그러나 커스텀 가속기 설계자들 중 다수는 Nvidia가 NVL72, NVL144, NVL576 플랫폼을 통해 컴퓨팅부터 스케일 아웃 연결성까지 전체 기술 스택을 통제하는 것과 달리, 자체적인 수직 통합 역량을 확보하기 어렵습니다. 이들은 주로 라이선싱을 통해 가능한 모든 것을 확보하고, 자신들의 차별화된 IP 개발에 집중하는 경향을 보입니다. 바로 이러한 시장의 빈틈을 Alchip과 Ayar Labs의 생산 준비가 완료된 광 하위 시스템이 메웁니다. 이를 통해 소규모 칩 설계자들도 수백만 달러에 달하는 막대한 선행 투자 없이도 자사 칩에 광 연결성을 비교적 쉽게 추가할 수 있습니다.
광학 및 고속 데이터 전송성이 차세대 AI의 다음 주요 병목 현상
거대 기술 기업들, AI 구축 과정의 빅 데이터 병목 현상 해결을 위해 광 인터커넥트 얼라이언스 구성
Alchip과 Ayar Labs가 공동 개발한 솔루션은 세 가지 칩렛으로 구성된 코패키지 광 I/O 하위 시스템입니다. 이 시스템은 가속기의 UCIe-A 인터페이스를 종단하고 UCIe-S(스트리밍)를 통해 스케일업 프로토콜(UALink, PCIe, Ethernet, SUE)을 구현하는 Alchip UCIe-A to UCIe-S 프로토콜 변환 칩렛, 저전력 SerDes, 변조 드라이버, 클로킹 및 제어 기능을 담당하는 Alchip EIC, 그리고 실리콘 포토닉스를 이용해 광 변조 및 검출을 수행하는 Ayar Labs의 TeraPHY PIC으로 구성됩니다.
Alchip 프로토콜 변환기는 UCIe 물리 인터페이스를 통해 캡슐화된 비-UCIe 프로토콜도 전송할 수 있어, 독점 프로토콜을 사용하는 컴퓨팅 다이와도 호환됩니다. PIC은 마이크로링 아키텍처를 사용하며, 제조 편의성을 위해 분리 가능한 광섬유 커넥터와 함께 제공됩니다. 이 PIC은 두 가지 링크 옵션을 지원합니다: PAM4 CWDM(홉당 100–200ns, BER < 10⁻⁶)과 DWDM Fast-Follower(홉당 20–30ns, BER < 10⁻¹²).
이 광 하위 시스템은 가속기당 100Tb/s 이상의 대역폭과 장치당 256개 이상의 광 포트를 지원하여, 수백 개의 프로세서를 여러 랙에 걸쳐 연결하고 단일 대형 프로세서처럼 운영하는 극대화된 스케일업을 구현할 수 있습니다. 아울러, 이러한 방식으로 시스템을 확장할 수 있습니다.
개발사는 다음으로의 구성을 제시합니다.
(Self-Correction/Review: The original text ended abruptly, so I've assumed the standard concluding statement for this type of article structure, although I will ensure the flow is maintained based on the provided context.)