고밀도 3D DRAM이 코앞에 다가올지도 모릅니다.
수백 개의 얇고 미묘하게 다른 재료 시트로 탑을 쌓는 것을 상상해 보십시오. 각 시트는 스스로 휘거나 변형되려는 경향을 가집니다. imec과 Ghent University 연구진이 300mm 웨이퍼 위에 실리콘(Si)과 실리콘-게르마늄(SiGe)을 교대로 120개 층으로 성장시킨 과정은 본질적으로 바로 이러한 원리를 구현한 것입니다. 이는 3차원 DRAM(DRAM) 구현을 위한 핵심 단계입니다. 언뜻 보기에는 단순한 종이 시트를 쌓는 작업 같지만, 실제로는 자연적으로 분리되려는 성질을 가진 재료들을 섬세하게 균형 있게 쌓아 올리는 작업과 더 유사합니다.
이 과정의 난점은 ‘격자 불일치(lattice mismatch)’에서 비롯됩니다. 실리콘과 실리콘-게르마늄 결정은 원자 간 간격이 미세하게 다르기 때문에, 이들을 쌓을 때 층들이 본질적으로 늘어나거나 압축되려는 힘이 작용합니다. 마치 매번 두 번째 카드가 첫 번째 카드보다 미세하게 크거나 작아 전체 덱이 뒤틀리려는 카드 더미를 쌓는 것과 같습니다. 반도체학적 관점에서 이러한 불안정성은 ‘미스피트 전위(misfit dislocations)’라는 미세 결함으로 나타날 수 있으며, 이는 메모리 칩의 성능을 심각하게 저하시킬 수 있습니다.
이 문제를 해결하기 위해 연구팀은 SiGe 층의 게르마늄 함량을 정밀하게 조절했을 뿐만 아니라, 응력(stress)을 완화하는 역할을 하는 탄소(carbon) 첨가 실험을 병행했습니다. 또한, 증착 과정 전반에 걸쳐 극도로 균일한 온도 유지가 필수적이었습니다. 반응기 내의 미세한 고온 또는 저온 지점조차도 불균일한 성장을 야기하기 때문입니다.
(AI 칩 설계가 첨단 칩 패키징을 한계까지 밀어붙이고 있습니다)
이 과정 자체는 첨단 에피택셜 증착(epitaxial deposition) 기법을 활용하며, 가스를 이용해 물질을 정밀하게 '그리는' 것과 같습니다. 실리란(silane)과 게르만(germane)—실리콘과 게르마늄을 포함하는 기체들—이 웨이퍼 표면에서 분해되면서, 나노미터 단위의 매우 정확한 층들을 남깁니다. 각 층의 두께, 조성, 그리고 균일도를 제어하는 것이 핵심적인데, 아주 작은 편차라도 전체 적층 구조로 전파되어 결함을 증폭시킬 수 있습니다.
그렇다면 왜 이러한 고난도 공정을 거치는 것일까요? 기존의 DRAM은 메모리 셀이 평면(2D)으로 배열되어 있어 집적도에 한계가 있습니다. 이와 달리 층을 수직적(3D)으로 쌓는 방식은, 칩의 물리적 크기를 늘리지 않으면서도 같은 면적에 훨씬 더 많은 메모리 셀을 배치하여 저장 용량을 획기적으로 개선할 수 있습니다. 120개 이중층(bilayers)을 성공적으로 구현했다는 것은 수직적 확장(vertical scaling)이 기술적으로 가능하다는 강력한 증거이며, 이는 차세대 고밀도 메모리 장치 실현에 한 걸음 더 다가섰음을 의미합니다.
각 이중층을 건물의 한 층으로 비유할 수 있습니다. 만약 한 층의 정렬에 문제가 생기면 전체 건물의 안정성이 무너지는 것과 같습니다. 연구진은 변형률(strain)을 정밀하게 제어하고 층의 균일성을 유지함으로써, 단위 면적당 수천 개의 메모리 셀을 담을 수 있는 실리콘과 SiGe로 된 나노 스카이스크레이퍼를 사실상 구축한 셈입니다.
이러한 기술적 의의는 메모리 칩을 넘어 폭넓게 적용될 수 있습니다. 정밀한 다층 구조를 성장시키는 능력은 3D 트랜지스터, 적층형 로직 장치, 그리고 원자 수준에서의 층 특성 제어가 핵심인 양자 컴퓨팅 아키텍처 개발에도 기여할 수 있습니다. 삼성과 같은 주요 기업들은 이미 3D DRAM을 로드맵에 포함하고 있으며, 이를 위한 전용 연구 개발 시설까지 갖추고 있습니다.
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나아가, 이 연구 성과는 게이트-올-어라운드 전계효과트랜지스터(GAA) 등 차세대 소자 개발에 필수적인 기반을 마련합니다.
결론적으로, 이 기술은 첨단 반도체 소자의 집적도와 성능을 획기적으로 향상시키는 핵심 동력이 될 것입니다.