이것은 무엇일까요?
일본의 라피더스(Rapidus)는 2027년경 2nm급 공정 기술을 바탕으로 첨단 TSMC 고객사들을 겨냥하여 시장 경쟁에 돌입할 예정입니다. 특히, 같은 시설 내에서 첨단 패키징 기술을 결합하여 생산 주기를 단축하는 방안을 모색하고 있습니다. 그러나 전 인텔 CEO였던 패트 젤싱어(Pat Gelsinger)는 재팬 타임스에 따르면, 라피더스가 단순히 생산 주기를 간소화하는 차원을 넘어선 특별하고 차별화된 기술을 제시해야 한다고 지적했습니다.
젤싱어는 도쿄에서 열린 기자 회견에서 라피더스의 잠재력에 대한 질문에 답변하며 "일본의 라피더스 시장 출시 노력에 박수를 보낸다"고 말했습니다. 하지만 그는 이어서 "라피더스는 근본적인 차별화 기술이 필요하다. 만약 뛰어난 실행력을 가진 TSMC를 따라잡으려 하면서도 자체적인 도약 능력이 없다면, 이는 매우 어려운 길"이라고 경고했습니다.
라피더스가 삼성, 인텔, TSMC 등 주요 경쟁사 대비 독점적으로 제공하고자 하는 특징 중 하나는 웨이퍼 제작 공정 시설과 동일 부지에 완벽하게 자동화된 패키징을 통합하는 것입니다. 이는 생산 기간을 단축할 잠재력을 가집니다. 다만, 이 기능은 즉시 활용 가능하지는 않은데, 초기 공장 단계에서는 패키징 서비스가 제외된 웨이퍼 파일럿 제조만 진행될 예정이기 때문입니다.
라피더스는 2027년 대량 2nm 칩 생산을 목표로 하며, 생산 역량을 4배 확장할 계획입니다. 회사에 따르면 단 1년 만에 월 25,000개 웨이퍼 시작 규모까지 확대할 예정입니다.
라피더스는 2nm 칩 생산을 위해 일본 정부 및 민간 투자자들로부터 총 17억 달러를 확보했습니다.
라피더스는 게이트-올어라운드(gate-all-around) 트랜지스터를 기반으로 하는 2nm 공정 기술을 적용한 웨이퍼 테스트 생산을 곧 시작할 예정입니다. 또한 이 노드를 이용한 고용량 반도체 제조를 2027년까지 가동하는 것을 목표로 합니다. 회사는 7월까지 최초 샘플 웨이퍼를 제공할 계획이며, 초기 고객사들이 프로토타입을 구축하는 데 필요한 설계 도구도 함께 제공할 예정입니다.
라피더스는 홋카이도 치토세에 위치한 혁신 제조 시설(Innovative Integration for Manufacturing) 내에 ASML의 EUV 및 DUV 리소그래피 장비를 설치했습니다. 이 시스템들은 작년 말에 설치되었으며, 비록 라피더스나 ASML 어느 쪽도 최초의 빛-웨이퍼(first light-on-wafer) 달성 시점을 공식 발표하지는 않았으나, 파일럿 테스트에 필요한 초기 운영 이정표를 달성했을 가능성이 높습니다.
이와 더불어, 라피더스는 중앙 시설 옆에 위치한 세이코 엡슨(Seiko Epson)의 치토세 지역에 라피더스 칩렛 솔루션(Rapidus Chiplet Solutions) 연구 센터를 설립하고 있습니다. 준비 작업은 2024년 10월부터 진행되었으며, 장비 설치는 이달부터 시작될 예정입니다. 해당 시설은 리디스트리뷰션 레이어(redistribution layers), 3D 패키징 공정, 어셈블리 설계 도구, 그리고 알려진 양품 다이(known-good dies, 즉 HBM 모듈) 테스트 방법을 포함한 후공정 작업 규모화에 중점을 둘 것입니다.