특허가 중국의 비밀을 밝히다.

화웨이는 차세대 AI 가속기인 Ascend 910D에 활용될 수 있는 쿼드-칩렛(quad-chiplet) 설계에 대한 특허를 출원했습니다. 화웨이의 쿼드-칩렛 설계는 엔비디아(Nvidia)의 쿼드-칩렛 Rubin Ultra 접근 방식을 연상시키지만, 이 특허에는 화웨이가 고급 칩 패키징과 관련하여 구상하고 있는 더욱 흥미로운 내용이 담겨 있습니다. 화웨이가 시장 선두주자인 TSMC의 첨단 패키징 기술에 필적할 수 있는 기술을 개발하고 있는 것으로 분석됩니다. 이는 장기적으로 회사가 미국의 제재를 우회하고 엔비디아의 AI GPU 성능에 더 빠르게 근접하는 발판이 될 수 있습니다.
물론 이 세부 사항은 쿼드-칩렛 프로세서의 제작 방식을 설명하는 특허에 포함된 것입니다. 이것이 반드시 Ascend 910D라고 확정할 수는 없지만, 기술적 연결 고리를 추론하여 가능성을 예측해 볼 수 있습니다(다만, 특허 문서 자체에는 이를 명시하고 있지 않습니다). 이는 현재 업계 내부에서 쿼드-칩렛 910D가 개발 중이라는 소문과도 맥락을 같이 합니다.
루머로 떠도는 Ascend 910D에서 더욱 주목할 만한 부분은 컴퓨팅 칩렛 간의 상호 연결 방식입니다. 이는 단순히 '인터포저(interposer)'가 아닌, 브릿지(bridge) 형태(TSMC의 CoWoS-L 또는 Intel의 EMIB with Foveros 3D와 같은 방식)로 보입니다(적어도 특허 문서를 기반으로 볼 때). 한편, AI 학습용 프로세서는 일련의 HBM급 메모리 모듈을 필수적으로 동반해야 하며, 이러한 모듈들은 인터포저급 상호 연결을 사용할 가능성이 높습니다.
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SMIC과 화웨이가 리소그래피(lithography) 분야에서는 다소 뒤처져 있을지라도, 패키징 기술 면에서는 TSMC와 동등한 수준에 도달할 수 있습니다. 이는 중국이 최첨단 칩 제조에 대한 접근이 제한되는 미국의 수출 규제 영향을 우회하는 데 결정적인 도움이 될 것입니다. 대신, 중국 기업들은 첨단 패키징 기법을 활용하여 상대적으로 구형 공정 노드 기술을 사용해 여러 칩렛들을 통합함으로써, 최첨단 공정 노드로 제작된 칩 성능에 근접하거나 필적하는 성능을 구현할 수 있습니다.

확인되지 않은 추론에 기반한 계산을 제시합니다. 단일 칩렛인 Ascend 910B의 다이 크기(die size)가 665 mm²인 것으로 추정되므로, 910D의 경우 이를 4배로 늘려 2,660 mm²가 됩니다(참고). 만약 모든 910B가 네 개의 HBM 칩렛(85 mm² 가정)을 탑재한다고 가정하면, 네 개의 칩렛이 HBM 메모리 스택 수를 16개로 늘려, 온 DRAM의 면적은 무려 1,366 mm²에 달하게 됩니다.
이는 추측의 영역이지만, Ascend 910D 프로세서를 실제로 제작하려면 최소 4,020 mm²의 총 실리콘 면적이 필요합니다. 이는 TSMC 기준으로 5개의 EUV 레티클 크기(858 mm²)에 해당하며, 이는 해당 회사가 2026년 양산 도입을 목표로 하는 패키징 유형입니다.
지난 4월, 화웨이의 쿼드-칩렛 Ascend 910D AI 가속기에 대한 루머를 처음 접했을 때, 저희는 다소 회의적인 시각이었습니다. 하지만 현재 이 루머는 힘을 얻고 있으며, 화웨이가 엔비디아의 H100을 GPU 패키지당 성능 면에서 능가할 것으로 예상되는 Ascend 910D라는 4개 다이 프로세서를 개발하는 것으로 보고 있습니다. 다만, 특허 출원 자체가 실제 제품 출시를 보장하지 않으므로, 여전히 신중한 접근이 필요합니다.
910D 외에도 화웨이가 Ascend 920이라는 이름의 차세대 프로세서를 개발하고 있는 것으로 알려졌으나, 이는 엔비디아의 H20에 대응하는 것으로 예상됩니다. 명명 체계 자체는 논리적이지 않지만, 해당 보고서에 어떤 근거가 있을 수 있으므로 이 점도 주시할 필요가 있습니다.
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