애로우 레이크의 게이밍 성능은 아쉬울 수 있지만, 아키텍처 자체는 내부적으로 매우 인상적입니다.
인텔의 Arrow Lake 아키텍처 다이 샷이 공개되면서, 인텔의 칩렛(Tile) 기반 디자인이 그 진면목을 드러냈습니다. Andreas Schiling이 X에 Arrow Lake의 근접 촬영 이미지 여러 장을 공유했으며, 이를 통해 개별 타일의 레이아웃과 컴퓨트 타일 내부 코어 배치를 상세히 확인할 수 있었습니다.
첫 번째 사진은 인텔 데스크톱용 Core Ultra 200S 시리즈 CPU의 전체 다이(die)를 보여주며, 상단 왼쪽에는 컴퓨트 타일이, 하단에는 I/O 타일이, 오른쪽에는 SoC 타일과 GPU 타일이 각각 배치되어 있습니다. 다이의 좌측 하단과 우측 상단에는 구조적 안정성 확보를 위한 필러 다이(filler die) 두 개가 위치해 있습니다.
@highyieldYT의 #ArrowLake 심층 분석 하이라이트 (pic.twitter.com/WFUG0xVaFE, 2025년 5월 5일)
컴퓨트 다이는 TSMC의 최첨단 N3B 공정으로 제작되었으며, 총 면적은 117.241mm²입니다. I/O 타일과 SoC 타일은 TSMC의 이전 세대인 N6 공정을 사용했는데, I/O 타일은 24.475mm², SoC 타일은 86.648mm²에 해당합니다. 모든 타일은 인텔의 22nm FinFET 공정으로 제작된 기본 베이스 타일 위에 올라가 있습니다. Arrow Lake는 베이스 타일을 제외하고는 경쟁사 공정(노드)만을 사용하여 완전히 구현된 최초의 인텔 아키텍처라는 특징을 가집니다.
다음 이미지는 Arrow Lake의 보조 타일(secondary tiles)에 포함된 모든 하위 구성 요소를 보여줍니다. I/O 다이는 Thunderbolt 4 컨트롤러/디스플레이 PHY, PCIe Express 버퍼/PHY, TBT4 PHY 등을 포함합니다. SoC 타일은 디스플레이 엔진, 미디어 엔진, 추가 PCIe PHY 및 버퍼, DDR5 메모리 컨트롤러 등을 내장하고 있습니다. GPU 타일은 4개의 Xe GPU 코어와 Xe LPG(Arc Alchemist) 렌더 슬라이스로 구성되어 있습니다.
마지막 이미지는 이전 인텔 하이브리드 아키텍처와 차별화된 Arrow Lake의 최신 코어 구성을 보여줍니다. 인텔은 Arrow Lake에서 E-코어들을 별도 클러스터로 분리하기보다 P-코어들 사이에 끼워 넣는(sandwich) 방식을 채택했는데, 이는 열점(thermal hotspots)을 줄이는 것이 목적이라고 합니다. 8개의 P-코어 중 4개는 다이의 경계면에, 나머지 4개는 다이 중앙에 위치합니다. 4개의 E-코어 클러스터(각각 4개의 코어 구성)는 이 외곽 P-코어와 내부 P-코어 사이에 끼워져 배열되었습니다.
Schilling의 다이 샷은 캐시 레이아웃까지 공개하는데, P-코어당 3MB의 L3 캐시(총 36MB)와 E-코어 클러스터당 3MB의 L2 캐시가 배정되었으며, 두 코어 사이에는 1.5MB가 공유됩니다. 상호 연결 장치(interconnect)는 두 L2 캐시 클러스터(및 관련 코어들)를 연결하며, 각 코어 클러스터를 링 에이전트에 연결하는 역할도 담당합니다. 인텔이 Arrow Lake에서 구현한 주요 업그레이드 중 하나는 E-코어 클러스터를 P-코어들이 공유하는 L3 캐시에 연결하여, E-코어에 실질적인 L3 캐시를 제공한 것입니다.
Arrow Lake는 현시점 인텔이 보유한 가장 복잡한 아키텍처 중 하나이며, 데스크톱 시장에 칩렛 스타일 디자인을 적용한 최초의 제품입니다. 다만, 인텔의 첫 데스크톱 칩렛 기반 경쟁 시도가 모든 타일을 연결하는 상호 연결 장치에서 발생하는 지연 시간 문제로 인해 시장의 긍정적인 평가를 받기 어려웠습니다. 인텔은 펌웨어 업데이트를 통해 이 문제를 해결하려 노력 중입니다. 하지만 현행 구현 상태로는 AMD의 경쟁 Ryzen 9000 CPU(예: 9800X3D)에 비견하기 어려우며, 자체 이전 세대인 14세대 프로세서에 비해서도 우위를 점하기 어렵다는 평가입니다.
궁극적으로, 이 구조는 미래 설계의 방향성을 제시합니다.