양산 시작 전 2분기.
TSMC는 이번 주 북미 기술 심포지엄에서 N2 공정 기술의 결함 밀도(D0)를 개발 단계별로 이전 세대와 비교하여 발표했습니다. 회사에 따르면, 이 결함 밀도는 N3, N5, N7 제조 노드보다 낮은 수준입니다. 또한 ComputerBase가 공개한 슬라이드에 따르면, N2가 양산(MP)까지 약 2분기가 남았음을 의미하며, 이는 TSMC가 예상대로 2025년 4분기 말에 2nm급 칩 생산을 시작할 것이라는 전망을 뒷받침합니다.
TSMC의 N2가 GAA 나노시트 트랜지스터를 채택한 사상 최초의 공정 기술임에도 불구하고, 이 노드는 양산 전 두 분기라는 동일한 개발 단계에 있던 이전 세대보다 낮은 결함 밀도를 기록했습니다. 이전 세대 노드들인 N3/N3P, N5/N4, N7/N6은 모두 기존의 FinFET 트랜지스터를 기반으로 했습니다. 따라서 N2는 GAA 나노시트 트랜지스터를 사용한 TSMC의 최초 노드임에도 불구하고, 양산(HVM) 이정표 달성 전 이전 세대 대비 결함 밀도가 훨씬 빠르고(가파르게) 낮은 수준으로 하락하고 있습니다.
해당 차트는 양산 전 3분기부터 양산 후 6분기까지의 기간에 걸쳐 결함 밀도를 도표화했습니다. 제시된 모든 노드(N7/N6: 녹색, N5/N4: 보라색, N3/N3P: 빨간색, N2: 파란색)에서 생산량이 증가함에 따라 결함 밀도가 현저하게 하락하는 추세를 보이지만, 노드별 복잡도에 따라 감소 속도는 다릅니다. 특히 N5/N4가 초기 결함 감소가 가장 급격했으며, N7/N6은 상대적으로 점진적인 수율 개선을 나타냈습니다. N2 곡선은 N5/N4보다 높은 초기 결함 수준에서 출발했으나 가파르게 하락하며, N3/N3P의 결함 감소 궤적과 매우 유사하게 일치합니다.
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이 슬라이드는 생산량과 제품 포트폴리오의 다양성이 결함 밀도 개선을 가속화하는 핵심 동인임을 강조합니다. 생산 규모가 커지고 동일 공정을 사용하는 제품군이 다양해질수록, 결함 밀도 및 수율 문제가 더 신속하게 식별되고 수정되어 TSMC가 결함 학습 사이클을 최적화할 수 있게 됩니다. TSMC는 N2 제조 기술이 이전 세대보다 더 많은 신규 테이프 아웃(tape outs)을 거치게 되었음을 밝혔습니다(현재 TSMC가 스마트폰 및 HPC 고객을 위해 N2 칩 생산에 진출하면서). 이러한 사실은 결함 밀도 감소 곡선이 이를 입증하는 주요 근거가 됩니다.
N2의 결함 감소 속도가 이전의 FinFET 기반 노드와 잘 일치한다는 점은 완전히 새로운 트랜지스터 아키텍처를 도입하는 것과 관련된 위험 요소를 고려할 때 특히 중요합니다. 이는 TSMC가 중대한 차질 없이(최소한 TSMC가 공개하는 바에 근거하여) 공정 학습 및 결함 관리 노하우를 새로운 GAAFET 시대로 성공적으로 이전했음을 시사합니다.