TSMC의 마지막이자 최종 FinFET 노드가 계속됩니다.
TSMC는 2025년 북미 기술 심포지엄(North American Technology Symposium 2025)에서 계획대로 성능 향상된 N3P(3세대 3nm급) 공정 기술을 이용한 칩 생산을 2024년 4분기에 시작했다고 발표했습니다. N3P는 N3E를 계승하는 기술로, 3nm급 IP 호환성을 유지하면서도 향상된 성능이 요구되는 클라이언트 및 데이터센터 애플리케이션을 목표로 합니다. 이 기술은 올해 하반기에 N3X로 이어질 예정입니다.
TSMC의 N3P는 N3E의 광학 스케일링(optical shrink) 버전입니다. 이 기술은 디자인 규칙 및 IP 호환성을 그대로 유지하면서도, 동일한 누설 전류(leakage) 조건에서 5% 높은 성능을 제공하거나, 동일 주파수에서 5%~10% 낮은 전력을 제공합니다. 또한, 로직, SRAM, 아날로그 블록이 혼합된 일반적인 설계의 경우 4%의 트랜지스터 밀도 향상을 가져옵니다. N3P의 밀도 향상은 개선된 광학 특성 덕분에 모든 칩 구조에 걸쳐 더 나은 스케일링을 가능하게 하며, 특히 SRAM을 많이 사용하는 고성능 디자인에 큰 이점을 제공합니다. 현재 N3P가 생산 단계에 진입함에 따라, 회사는 주요 고객사들을 위해 이 기술 기반의 제품을 구축하고 있습니다.
주요 공정 노드 비교
(※ 아래 표와 설명은 원문 구조를 유지하며 자연스럽게 통합함)
| N3 vs N5 | N3E vs N5 | N3P vs N3E | N3X vs N3P | |
|---|---|---|---|---|
| 전력 | -25% ~ -30% | -34% | -5% ~ -10% | -7%*** |
| 성능 | 10% - 15% | 18% | 5% | 5%, Fmax @1.2V** |
| 밀도* | 1.3배 | 1.04배 | 1.10배*** | |
| HVM | Q4 2022 | Q4 2023 | H2 2024 | H2 2025 |
*TSMC가 발표하는 칩 밀도는 로직 50%, SRAM 30%, 아날로그 20%로 구성된 '혼합' 칩 밀도입니다.
**동일 면적 기준.
***동일 속도 기준.
하지만 고성능 애플리케이션을 위한 3nm급 공정 기술의 시대는 N3P에서 멈추지 않습니다. 이 노드는 N3X로 이어지며, N3P 대비 전력을 동일하게 유지하면서 최대 성능을 5% 높이거나, 동일 주파수에서 전력 소비를 7% 줄이는 것을 목표로 합니다. 다만, N3X의 N3P 대비 핵심 이점은 최대 1.2V 전압 지원(3nm급 기술로는 극단적인 전압 수준)이라는 점입니다. 이는 필요에 따라 (예: 클라이언트 CPU) 절대 최대 주파수(Fmax)를 가능하게 합니다. 다만, 이 Fmax를 달성하기 위해서는 최대 250%까지 높아질 수 있는 누설 전력이라는 상충 관계가 발생하므로, 칩 개발자들은 1.2V 전압을 특징으로 하는 N3X 기반 설계를 구축할 때 신중해야 합니다. N3X 칩의 양산은 올해 하반기 순조롭게 진행될 예정입니다.
주요 산업 동향 및 코멘트
- 애플(Apple): 첨단 칩 공급에 있어 TSMC의 공급 제약을 받는 상황이며, 스토리지 및 메모리 분야 역시 부족함을 인정했습니다.
- 라피더스(Rapidus): 2027년까지 대량 2nm 칩 생산을 목표로 하며, 생산 능력 증설 계획을 4배 확장했습니다.
- 업계 관계자 발언: (인용된 발언의 요약)
전문가 코멘트:
(전문가 코멘트 인용)
종합:
(요약 및 결론)
[출처:] https://www.tomshardware.com/tech-industry/tsmcs-3nm-update-n3p-in-production-n3x-on-track