HBM4의 최신 JEDEC 표준은 차세대 컴퓨팅 요구 사항을 지원합니다.
JEDEC은 인공지능(AI) 워크로드, 고성능 컴퓨팅(HPC), 그리고 첨단 데이터 센터 환경의 급증하는 요구 사항에 대응하기 위해 새로운 메모리 표준인 JESD238 하에 공식 HBM4(High Bandwidth Memory 4) 사양을 발표했습니다. 이 새로운 표준은 데이터 집약적 애플리케이션의 지속적인 발전에 발맞춰 메모리 대역폭, 용량 및 효율성을 개선하는 아키텍처 변경과 인터페이스 업그레이드를 도입했습니다.
HBM4는 HBM 계열의 핵심 특징인 수직 적층 DRAM 다이 사용을 유지하면서도, 이전 세대인 HBM3 대비 대역폭, 효율성, 설계 유연성 측면에서 획기적인 개선을 이루었습니다. 본 사양은 2048비트 인터페이스에서 최대 8Gb/s의 전송 속도를 지원하며, 총 대역폭 최대 2TB/s를 제공합니다. 주요 업그레이드 중 하나는 스택당 독립 채널 수가 HBM3의 16개에서 HBM4의 32개로 두 배 증대되었다는 점이며, 각 채널은 두 개의 가상 채널(pseudo-channels)을 갖추게 되어 메모리 작업의 접근 유연성과 병렬성을 극대화합니다.
전력 효율성 측면에서, JESD270-4 사양은 VDDQ 옵션으로 0.7V, 0.75V, 0.8V, 또는 0.9V, 그리고 VDDC 옵션으로 1.0V 또는 1.05V를 포함하는 다양한 벤더별 전압 레벨 지원을 도입했습니다. 이러한 조정은 시스템 요구 사항 전반에 걸쳐 전력 소비를 낮추고 에너지 효율성을 향상시키는 데 기여합니다. 또한, HBM4는 기존 HBM3 컨트롤러와의 하위 호환성을 유지하여, 단일 컨트롤러가 두 메모리 표준을 모두 구동할 수 있도록 함으로써 시스템 채택을 용이하게 하고 설계의 유연성을 높였습니다.
나아가 HBM4는 Row-Hammer 완화 기능을 강화하고 더욱 강력한 신뢰성, 가용성 및 서비스성(RAS) 기능을 지원하는 Directed Refresh Management (DRFM) 기능을 통합했습니다. 용량 측면에서는 4단부터 16단까지의 스택 구성을 지원하며, DRAM 다이 밀도는 24Gb 또는 32Gb를 지원합니다. 이를 통해 32Gb 16단 스택을 활용하여 최대 64GB의 큐브 용량을 구현할 수 있게 되어, 고성능을 요구하는 워크로드에 높은 메모리 밀도를 제공합니다.
HBM4의 주목할 만한 아키텍처적 변화는 병렬성을 높이고 지연 시간을 단축하기 위해 명령어 버스(command bus)와 데이터 버스(data bus)를 분리했다는 점입니다. 이 변경 사항은 AI 및 HPC 워크로드에서 빈번하게 발생하는 멀티 채널 작업의 성능을 향상시키는 것을 목표로 합니다. 더불어, HBM4는 더 빠른 데이터 전송률과 향상된 채널 효율성을 지원하기 위해 새로운 물리적 인터페이스와 신호 무결성 개선 사항을 통합했습니다.
HBM4의 개발은 삼성, 마이크론, SK하이닉스 등 주요 산업 플레이어들의 협력을 거쳐 표준화되었습니다. 이들 기업은 가까운 시일 내에 HBM4 호환 제품을 선보일 예정이며, 삼성은 AI 칩 제조업체 및 하이퍼스케일러의 증가하는 수요를 충족시키기 위해 2025년까지 생산을 개시할 계획이라고 밝혔습니다.
AI 모델과 HPC 애플리케이션이 요구하는 컴퓨팅 자원의 증가는 고대역폭, 대용량 메모리에 대한 기술적 필요성을 더욱 키우고 있습니다. HBM4 표준의 도입은 이러한 워크로드와 관련된 데이터 처리량 및 처리 과제를 해결하도록 설계된 차세대 메모리 기술의 사양을 제시함으로써, 이러한 기술적 요구사항에 부합하도록 합니다.
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