언론 보도에 따르면, 수요 부진과 낮은 수율이 원인인 것으로 알려졌습니다.
계약 칩 제조업체 간의 경쟁이 심화됨에 따라 파운드리 기업들은 고객사들이 요구하는 최신 생산 노드(production nodes)를 충족시키기 위해 설비투자(CapEx)를 늘리려는 경향을 보이고 있다. TSMC는 지난주, 내년에 2nm급 칩 생산을 확대하기 위해 올해 설비투자 지출을 대폭 늘릴 것이라고 밝혔다. 인텔 역시 비슷한 행보를 보일 것으로 예상되지만, 설비투자 증가 폭은 상대적으로 완만할 전망이다. 그러나 업계 경쟁사들과 달리, 삼성전자는 파운드리 부문의 지출을 감축하겠다는 보고가 트렌드포스(TrendForce)가 SEDaily를 인용해 보도했다.
삼성전자는 약 10년간 파운드리 및 메모리 생산 능력을 위해 매년 수십억 달러를 지출해 왔다. 그러나 보고서에 따르면, 삼성파운드리는 2024년 설비투자를 전년도 10조 원(70억 달러)에서 5조 원(35억 달러) 이상 대폭 삭감할 계획이다. 이는 고객 수요 감소와 내부 효율성 개선 노력에 기인한 것으로 알려졌다. 또한, 삼성은 첨단 제조 공정의 지연과 예상보다 낮은 수율(yield rates) 때문에 대형 고객 확보에 어려움을 겪는 것으로 전해졌다. 평택 소재 4~7nm급 생산 라인의 가동률은 30% 이상 하락한 것으로 보고되었으나, SEDaily는 가동률이 3분의 1 감소한 구체적인 기간은 명시하지 않았다.
해당 보고서는 삼성파운드리의 2025년 투자 계획이 화성 S3 및 평택 P2 생산 시설을 우선할 것이라고 주장한다. S3의 경우, 3nm 생산 라인의 일부를 2nm로 업그레이드할 예정인데, 이는 주요 신규 투자가라기보다 사소한 수정에 가깝다. 삼성의 SF3P 공정 기술이 SF2로 명칭이 변경되었기 때문에 후자는 대량 생산을 위해 완전히 새로운 장비를 많이 요구하지 않기 때문이다. 한편, P2에는 2025년 말까지 월 생산량 2,000~3,000 웨이퍼 스타트 규모의 1.4nm 테스트 라인이 설치될 계획이다. 이 외에도 미국 테일러(Taylor) 공장에서 기존 장비 업그레이드 및 지원 인프라 개발과 같은 소규모 투자가 계획되어 있다. 결과적으로, 이 계획은 생산 능력의 전면적인 확장보다는 기존 팹(fab)을 고도화하는 데 초점을 맞추고 있다.
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TSMC의 공격적인 투자 계획과 경쟁사들의 차이점
이와 대조적으로, TSMC는 지난주 2024년 설비투자 지출액 297억 6천만만 달러에서 380억 달러로, 2025년에는 420억 달러로 늘릴 것이라고 밝혔다. 이 예산의 약 70%는 첨단 공정 기술에, 10~20%는 특수 기술에 배정되며, 나머지 10~20%는 첨단 패키징, 테스트, 마스크 제작 및 기타 관련 분야에 할애될 예정이다.
TSMC는 2025년 하반기부터 N2(2nm급) 제조 공정 칩의 양산을 시작하고 2026년에 이를 확대할 계획이다. TSMC 보고서에 따르면, 계획된 2nm 테이프아웃(tapeouts) 수가 동일 개발 단계에 있는 N4 및 N3 테이프아웃 수보다 많다. 따라서 회사는 더 많은 N2급 생산 능력이 필요하며, 팹에 적절한 장비를 구축하고 있다.
인텔 역시 올해 말 18A 제조 공정의 칩 생산을 확대하면서 차세대 노드를 준비하고 인텔 파운드리 고객을 위한 칩 제작을 병행할 예정이다. 이에 트렌드포스는 인텔이 2024년 110억~130억 달러에서 2025년 120억~140억 달러로 자본 지출(CapEx)을 늘릴 것으로 예상한다. 이 규모는 여전히 TSMC의 계획보다 현저히 적지만, 만약 보고서가 사실이라면 삼성전자의 추정 자본 지출 규모보다는 훨씬 높은 수준이다.